Název práce: Implementace prostředků pro vestavěnou diagnostiku v FPGA

Pokyny:
Vytvořte nástroj pro integraci prostředků pro vestavěnou diagnostiku (BIST) do obvodu zadaného netlistem. Konkrétně se jedná o implementaci BIST techniky "reseeding", případně některých dalších. Uvažujte test-per-clock i test-per-scan BIST. Výstupem bude syntetizovatelný VHDL kód reprezentující funkční obvod se začleněným BISTem. Nástroj odzkoušejte na zkušebních obvodech, naimplementujte tyto obvody s BISTem v FPGA. Otestujte funkčnost obvodů s BISTem, tj. jsou-li schopné se otestovat a objevit případnou poruchu.

Abstrakt:
Tato práce se zabývá implementací vestavěných diagnostických prostředků v jazyce VHDL. Obvod je zadán pomocí netlistu. Vygenerován je syntetizovatelný VHDL kód obvodu, spolu s vestavěnou diagnostikou. Metoda provedení testu obvodu je k dispozici dvěmi způsoby a to test-per-scan, popřípadě test-per-clock. Technikou reseedingu je za pomoci několika pomocných programů realizován algoritmus pro co nejlepší pokrytí poruch, dle uživatelem zadaných parametrů. Popřípadě je nabídnuta možnost manuálního zadání testovacích vektorů pro reseeding, pro které je k dipozici také technika založená na multi-polynomiálním LFSR. Výsledkem je tak několik programů generujících VHDL obvodu spolu s BISTEM, těmito rozličnými metodami, k nim vytvořené dokumentace a manuály pro jejich použití.

Student Robek Jiří (robekj1@fel.cvut.cz)
Vedoucí práce Fišer Petr Ing., Ph.D. (fiserp@fel.cvut.cz)
Oponent Kubátová Hana Doc.Ing., CSc. (kubatova@fel.cvut.cz)