% $Id: vhdl.tex,v 1.1 2007/01/18 22:20:30 jarda Exp $

\section{Formát VHDL}

Zkratka VHDL znamená VHSIC (Very-High-Speed Integrated Circuit) Hardware
Definition Language. Jak zkratka napovídá, tento jazyk byl navržen pro návrh složitých
integrovaných obvodů a používá se pro návrh obvodů realizovaných hradlovými poli,
aplikačně specifických integrovaných obvodů a pro automatický návrh digitálních obvodů.
Jazyk vychází z programovacího jazyka Ada a umožňuje behaviorální a algoritmický návrh
logického obvodu na různých úrovních abstrakce. Parsování souborů ve formátu VHDL je
netriviální problém a překračuje rozsah této práce.

\subsection{Příklad}

Následuje příklad benchmarku (gcd.vhdl):

\begin{verbatim}
use work.vvectors.all;

entity gcd is
 port (xi, yi : in bit16;
       rst    : in bit;
       ou     : out bit16);
end gcd;

architecture behavior of gcd is
begin

  process
   variable x,y: integer;

  begin
    wait until (rst = '0');

    x := xi;
    y := yi;

    while (x /= y) loop
      if (x < y)
        then y:=y-x;
        else x:=x-y;
      end if;
    end loop;

    ou <= x;
  end process;

end behavior;
\end{verbatim}


Bližší informace o jazyce VHDL obsahuje \cite{vhdl}.

% vim:enc=iso8859-2:fenc=iso8859-2:syntax=tex:
