% $Id: verilog.tex,v 1.1 2007/01/18 22:20:30 jarda Exp $

\section{Formát Verilog}

Verilog je dalším komplexním jazykem pro popis hardware a lze jej použít pro
návrh, verifikaci a implementaci analogových, digitálních i smíšených obvodů.
Návrháři jazyka se snažili víceméně syntakticky přiblížit jazyku C, namísto
složených závorek ale např. používají dvojici klíčových slov Begin a End. Tímto
formátem se rovněž nebudu podrobněji zabývat.

% vim:enc=iso8859-2:fenc=iso8859-2:syntax=tex:
