% $Id: formatyuvod.tex,v 1.1 2007/01/18 22:20:29 jarda Exp $

V této kapitole popíši nejčastěji používané formáty benchmarkových obvodů,
které se vyskytují v sadách benchmarků.  Logické obvody je možné popsat různými
způsoby - třeba slovním popisem, pomocí logické funkce, sadami termů, konečným automatem nebo
komplexním programovacím jazykem (HDL - hardware definition language).

{\odstavec
Ve vyšších jazycích používaných pro logickou se používají tři druhy popisu obvodu:
}

\begin{itemize}

\item
Behaviorální popis udává způsob chování obvodu navenek, ale neříká nic o vnitřní struktuře
obvodu - obvod je pro pozorovatele černou skříňkou.

\item
Register Transfer Level (RTL) popis rozděluje obvod na jednotlivé sekvenční části - registry
a na kombinační obvody, které spojují tyto bloky. RTL popis udává, jakým způsobem jsou data
přenášena mezi těmito registry.

\item
Strukturální popis přesně ukazuje, jakým způsobem je daný obvod zapojen - jaké elementární
prvky (např. hradla a klopné obvody) jsou v zapojení použity a jak jsou mezi sebou propojeny.
Strukturálnímu popisu se také říká \textit{netlist}.
        
\end{itemize}

Formáty PLA, BENCH, KISS2, SLIF a BLIF se tato práce zabývá podrobněji a součástí
práce je i parser těchto formátů. Zmíním se i o formátech NETBLIF a ESPRESSO-MV, které
jsou použity v jedné starší sadě. Formáty VHDL, Verilog a EDIF zmiňuji pro úplnost.

% vim:enc=iso8859-2:fenc=iso8859-2:syntax=tex:
